リサーチレポート · 2026-02-20

波1:「スタッキング」ピーク

戦略:チップの「創出」に投資する。

英語原文からの自動翻訳です。 英語の原文を読む →

波1、スタッキングピークのカバーアート——積層されたシリコンと回路層からなる波のうねり。チップの創出への投資を表す。

波1:「スタッキング」ピーク

戦略:チップの「創出」に投資する。
波1のテーゼ

2026/27年の主要な制約は、物理的な製造とメモリ組立にある。16層のHBM4スタックが最大のボトルネックであり、これを解決する企業群は、NVIDIAが出荷を開始する前にピーク時の収益相関を示す。

Rubinのアーキテクチャは、GPU1基あたり288GB以上のHBM4を必要とし、3nmシリコン上に16層スタックとして詰め込まれ、NVL72ラックあたり120kWの液冷システムで冷却される。これらの仕様のひとつひとつが物理学の課題である。そして物理学の課題は、NVIDIAが収益を計上するより2四半期早く支払いが発生する、投資可能なボトルネックを生み出す。

これは物理的な障壁の時代である――制約はGPUへの需要ではなく、それを物理的に製造し、接合し、積層し、検査し、冷却する能力そのものにある。この波に属する企業群は先行指標である。彼らの受注は、NVIDIAの決算発表より前に埋まる。彼らの資本支出サイクルは、NVIDIAの収益軌道を予測する。AIインフラサイクルのタイミングを見極めようとするなら、時計はここから動き出す。

先行指標アラート

ティアIIIの製造装置企業――SUSS MicroTec、東京エレクトロン、Camtek――は、NVIDIAが出荷する2四半期前に支払いを受ける。彼らの収益は、NVIDIAの生産拡大に対する最も早い投資可能な信号である。

シャドー・ポートフォリオ・初稿

シャドー・ポートフォリオ全体

更新、2026年7月:以下のMicronに関するタイミング判断は急速に古びた――Micronは波2の枠を待つのではなく、2026年にHBM4の量産開始を理由に再評価された。波のフレームワークは公開時点(2026年2月)のまま維持している。これはスケジュールではなく構造として読んでほしい。

以下は、相関係数でランク付けされた完全な12社の初稿ポートフォリオである。波1の受益企業は強調表示されている――これらは2026/27年の期間内にピーク収益を実現する銘柄である。

企業 ティア 相関 タイムゾーン 波1
TSMC I 0.98 線形(2026–2030)
SK Hynix I 0.94 2026/27ピーク
Astera Labs II 0.92 2026/27ピーク
Vertiv III 0.91 2026–28高水準
SUSS MicroTec III 0.90 2026先行 ✦✦
ARM Holdings I 0.90 2026/27ピーク
Broadcom II 0.88 線形
東京エレクトロン III 0.88 2026/27高水準
Micron I 0.88 2028/29ピーク
Camtek III 0.87 線形
Advantest III 0.86 2028/29高水準
Marvell II 0.86 2028/29ピーク
Supermicro I 0.85 2026/27ピーク
Modine III 0.84 2028–30高水準
Credo Technology II 0.84 線形
Fabrinet II 0.83 2028/29ピーク
Samsung I 0.82 2030高水準
Amphenol II 0.81 線形
Dell Technologies I 0.80 2028–30高水準
Corning II 0.78 2030高水準

上記の表は、20社からなる完全なエコシステムを捉えている。当初の12社の初稿から拡張されたリストに注目してほしい――Supermicro、Modine、Credo、Fabrinet、Samsung、Amphenol、Dell、Corningが、プレゼンテーションのティアIIとティアIIIの区分から追加されている。それぞれが物理的サプライチェーンにおいて特定の役割を担い、NVIDIAのデータセンター収益との測定可能な相関を持ち、その貢献がピークを迎える時期を示すタイムゾーンを持つ。

波1ディープダイブ・最高相関

ティアI:インテリジェンス&コンピュートコア

独占的な製造企業と設計アーキテクトである。これらの企業はすべてのGPUの基盤に位置しており、彼らなしには何も製造されない。

TSMC

TSM
0.98
相関
ティアI
分類
線形・2026–2030
役割 独占的製造企業
理由 Rubin(3nm)およびFeynman(2nm)のすべてのチップはTSMCのウェーハである。これらのプロセスノードには代替供給元が存在しない。
指標 CoWoS(Chip-on-Wafer-on-Substrate)の先進パッケージング容量が制約の中心である。先行信号として、CoWoS容量拡大の発表を追うこと。
タイプ タイプA — 線形の税。収益は3つの波すべてにわたり、出荷されるGPUと1:1でスケールする。このエコシステムの中で、確信度が最も高く、タイミングリスクが最も低いポジションである。

SK Hynix

000660.KS
0.94
相関
ティアI
分類
2026/27ピーク
役割 HBM4市場リーダー
理由 16層HBM4スタックの主要な歩留まりリーダー。RubinはGPU1基あたり288GB以上を必要とする。HBM4はラックの部品表(BOM)の約40%を占め、単一の構成要素としては群を抜いて最大のコストである。
タイプ タイプB — ステップ関数。Rubinへの移行期に収益が急伸する。HBM4需要はそれ以前のすべてのメモリ世代を上回る。このサイクルにおけるピーク相関であり、Micronが波2で放出弁としてスケールする前の段階である。

ARM Holdings

ARM
0.90
相関
ティアI
分類
2026/27ピーク
役割 アーキテクチャ・ロイヤリティ
理由 すべてのNVIDIAスーパーチップに搭載されるVera CPUはARMベースである。出荷される1台ごとにロイヤリティが発生する。これはエコシステムの中で最も純粋な「単位当たりの税」である。
タイプ タイプA — 線形の税。ロイヤリティ収益は出荷量に応じてスケールする。アーキテクチャ世代の単位当たりロイヤリティ率が設定される、Rubinの初期立ち上げ期にピーク相関を迎える。

ティアI:システム&インテグレーター

Supermicro

SMCI
0.85
相関
ティアI
分類
2026/27ピーク
役割 ラックへの速度
理由 液冷式NVL72キャビネットを専門としている。ハイパースケーラーがRubinクラスタの導入を競う「工場」構築フェーズの初期段階を獲得する。
タイプ タイプB — ステップ関数。新しいラックアーキテクチャごとに収益が急伸し、その後Dellがソブリンおよびエンタープライズのテール需要を獲得するにつれて正常化する。

ティアII:信号とファブリック

Astera Labs

ALAB
0.92
相関
ティアII
分類
2026/27ピーク
役割 リタイマー — PCIe 6.0 / CXL
理由 Rubinラックにおける信号完全性に不可欠。PCIe 6.0によりデータ転送速度が増加するにつれ、銅配線上の信号劣化が厳しい物理学の課題となる。Asteraのリタイマーは各ホップで信号忠実度を回復させる――リタイマーなしでは、機能するラックは存在しない。
タイプ タイプB — ステップ関数。新しいPCIe世代とラックアーキテクチャごとに、更新されたリタイマー・シリコンが必要となる。AsteraはRubinの立ち上げに乗るが、Feynmanでフォトニクスが電気的リタイミングを代替すれば移行リスクに直面する。

ティアIII:製造装置

これらはエコシステム全体の中で最も早い先行指標である。製造装置は、NVIDIAが製品を出荷する2四半期前に発注・支払いが行われる。転換点を注視するなら、信号が最初に現れるのはここである。

SUSS MicroTec

SMHN.DE
0.90
相関
ティアIII
分類
2026年先行指標 ⚡
役割 仮接合装置
理由 HBM4ウェーハを薄化し、16層構成に積層するための「接着剤」。仮接合なしでは、HBM4を量産することはできない。それだけである。
信号 エコシステムの中で最も早い先行指標。SUSSの受注は、SK HynixがHBM4量産を拡大する前に埋まり、それはさらにNVIDIAがRubinを出荷する前に起こる。これは最も早期に投資可能な信号である。
リスク ポートフォリオ内で最も高いボラティリティ。収益源が集中したドイツの小型株である。相関自体は本物だが、ポジションサイズはそのリスクを反映させる必要がある。

東京エレクトロン

8035.T
0.88
相関
ティアIII
分類
2026/27高水準
役割 3D積層/エッチング装置
理由 物理的な16層スタックを構築する。TELのエッチングおよび成膜装置は、HBM4積層を可能にするシリコン貫通電極(TSV)と接合面を生成する。
タイプ タイプB — ステップ関数。Rubinの製造拡大期に収益相関がピークを迎える。SUSS MicroTecよりも収益基盤が多様化しており、同じテーゼをよりボラティリティの低い形で取り込む手段となる。

Camtek

CAMT
0.87
相関
ティアIII
分類
線形
役割 光学検査
理由 複雑な3Dチップレットに課される「歩留まりの税」。積層数が増えるにつれ、検査要件は指数関数的に増大する。次の層を接合する前に各層を検証する必要がある――16層中8層目に欠陥があれば、スタック全体が破壊される。
タイプ タイプA — 線形の税。検査はすべてのアーキテクチャ世代にわたって必要とされる。収益相関はRubinからFeynmanまで安定しており、これをサイクルを通じた保有対象とする理由となる。

ティアIII:熱管理と冷却

Vertiv

VRT
0.91
相関
ティアIII
分類
2026–2028高水準
役割 液冷 — 冷却液分配ユニット(CDU)
理由 液冷は今やオプションではなく必須である。NVL72システムのラックあたり120kWの発熱量は、空冷では管理できない。VertivのCDUは、すべてのRubin導入における熱管理の中核である。
タイプ タイプB — ステップ関数。空冷から液冷への転換がステップ変化そのものである。導入後、Vertivはメンテナンスと拡張の収益モデルへ移行する。ピーク相関は波1と波2初期の両方にまたがる。
波1まとめ

波1のプレイブック

波1の上位相関

1. SUSS MicroTec — 接合装置(最も早い信号、最も高いボラティリティ)

2. 東京エレクトロン — エッチング&積層装置

3. SK Hynix — HBM4供給(ラックBOMの40%)

4. Astera Labs — ラック内部の信号完全性

波1のポートフォリオは、「スタッキングピーク」――16層HBM4メモリの製造と、それを機能するRubinラックへ組み立てるという物理的な課題――を解決する企業群に集中している。先行指標(SUSS MicroTec、東京エレクトロン、Camtek)は、NVIDIAより2四半期先に収益を示す。主要な受益企業(SK Hynix)は、各ラックの部品表の40%を獲得する。信号完全性の層(Astera Labs)は、組み立て後にラックが機能することを保証する。そして熱管理ソリューション(Vertiv)は、それが溶けないことを保証する。

TSMC、ARM、Broadcom、Camtekといったサイクルを通じた保有対象は、3つの波すべてにわたって収益が相関するタイプAの「税」企業である。これらはポートフォリオの安定した中核を成し、一方で波1のステップ関数型の投資対象が集中的なアルファを生み出す。

「NVIDIA乗数」が実際の投資機会を定義する。物理学に逆らってはならない。

本シリーズの次回:波2――フォトニクスピーク(2028/29年)では、チップを作ることからそれらを接続することへの移行を取り上げ、光が銅を代替する中でMarvell、Fabrinet、Advantest、Micronがピーク相関を迎える。